Přípravek MicroZed APO

Tato stránka obsahuje podrobný popis hardware a periferií připravených pro cvičení a semestrální úlohy. Návody jak se se k přípravku připojit naleznete na stránce Nápověda k práci s přípravkem MicroZed APO.

• MICROZED EVALUATION KIT
• ADSAES-Z7MB-7Z010-G
• XilinX Zynq 7Z010

• Základní čip: Xilinx Zynq-7000 All Programmable SoC
• Typ: Z-7010, součástka XC7Z010
• CPU: Dual ARM® Cortex™-A9 MPCore™ @ 866 MHz (NEON™ & Single / Double Precision Floating Point)
• 2x L1 32 kB data +32 kB instruction, L2 512 KB
• FPGA: 28K Logic Cells (~430K ASIC logic gates, 35 kbit)
• Výpočetní jednotky v FPGA: 100 GMACs
• Paměti v FPGA: 240 KB
• Paměť na desce MicroZed: 1GB
• Operační systém: GNU/Linux
  • GNU LIBC (libc6) 2.28-10
  • Jádro Linux 4.19.59-rt22-00005-gedf9096397ae src
  • Distribuce: Debian 10 Buster
• Více informací na adrese http://microzed.org/product/microzed

Rozhraní přístupná přímo na desce MicroZed

• 1G ETHERNET,
• USB Host, konektor A
• sériový port UART1 přes převodník na USB, USB mikro-B
• mikro SD karta
• na desce je Flash, jedna uživatelská LED, uživatelské

tlačítko a reset tlačítko

Na výukovém modulu jsou vyvedené v logickém návrhu obsloužené následující periferie

• malý paralelní LCD display, zatím přístup jen přes command a data register
  • v FPGA lze implementovat automat na zobrazení z framebufferu
• 32 LED diod pro zobrazení 32-bit slova (připojení k FPGA je přes SPI)
• dva RGB LED indikátory (připojení SPI)
• tři rotační ovládací vstupy (IRC) s vyvedenými fázově posunutými signály a kontaktem na stisknutí (připojení přes SPI)
• čtyři výstupy na modelářská serva, signál a napájeni 5V výstupy jsou přímo připojené na FPGA a doplněné LED diodami dva lze použít i pro připojení 5V PS2 klávesnice
• audiovstup na převodník v Zynqu, ten má interface do ARM části, ale lze ho sběrnicí připojit i do FPGA Programmable Logic. Na desce je osazený malý mikrofon, při zapojení externího do 3.5 mm červeného JACKa dojde k přepnutí na vnější vstup, jumperem lze nastavit ze zesíleného na klasický 1V linkový standard
• audio výstup, pouze PWM přímo z FPGA PL, ale při vhodné modulaci lze přehrát i melodii. Na desce je přilepený malý reproduktor s možností přepnutí na sluchátka po zapojení do JACK (pouze mono výstup)
• 2x PMOD konektor, jedná se o de-facto standard pro připojení pomalých (max. desítky MHz) periferií k FPGA, na každém je vyvedeno 8 FPGA PL signálů, napájení +3.3V a navíc jsou přidané piny pro napájení +5V, s tím že +5V lze odpojovat jumperem. Při zkratu do 3.3 logických signálů hrozí zničení. Není přímo použitý standard PMOD konektoru, který na straně FPGA používá samičku. Důvod je možnost snadného připojení na plochý kabel. Krátkou spojkou je možné zařídit redukci přímo na interface kompatibilní s dostupnými PMOD periferiemi.
• 1x 40 pin konektor s 36 FPGA 3.3V signály. Odpovídá rozložení signálů na výukových deskách Altera DE2. Část signálů je vedena s ohledem na použitelnost pro rychlé LVDS spojení. Druhá půlka je sdílená s PMOD výstupy. Vyvedené je napájení +3.3V a jumerem připojovaných +5V.
• 2x rozhraní pro připojení 10-bit paralelních kamer.
• dva kanály pro připojení CAN sběrnic, budiče do 5 MBd připojení přes FPGA PL buď na integrované kontroléry nebo na radiče v FPGA, ty by bylo možné implemntovat v rámci nějakého projektu s podporou CAN-FD
• zdroj pro napájení 5.5 mm JACKem z 12 až 24 VDC.
• na konektor USB B je připojený čip FTDI, který obstarává přístup na sériovou konzoli směrovanou na UART0 obvodu Zynq. Vlastní signály obvodu Zynq a napájení kitu jsou konektoru a signálů USB galvanicky oddělené. S volbou nastavení konzole na piny MIO10 a MIO11 byla upravená a skompilovaná vlastní verze zavaděče U-Boot. Zkompilované bylo na míru jádro operačního systému Linux.
• při použití UART0 přes převodník FTDI, je možné signálem break aplikovaným po dobu delší než 1s desku resetovat.
• dvoupinový konektor pro externí reset, například relátkem při použití pro vzdálený přístup a ladění aplikací
• návrh hardware Ing. Petr Porazil ve firmě PiKRON s.r.o.

Kompletní mechanický návrh a návrh elektroniky kitu je k dispozici v GIT repozitáři https://gitlab.com/pikron/projects/mz_apo/microzed_apo

Pro zobrazení a editaci mechanického návrhu je potřeba nainstalovat program FreeCAD https://freecadweb.org/

Pro zobrazení a editaci schémat a pložného spoje pak návrhový systém Ing. Petra Porazila - PEDA https://sourceforge.net/projects/peda/

Sada registrů začíná na fyzické adrese SPILED_REG_BASE_PHYS

Další informace pro zájemce o vlastní návrh periferie pro integrovaný procesor v hradlovém poli

Implementace periferie se nachází v adresáři /system/ip/spi_leds_and_enc_1.0/hdl. Protože se v případě LED diod a otočných voličů jedná o pomalé periferie a množství pinů využitelných pro zajímavější a rychlejší rozhraní jako jsou kamery je velké, tak jsou pro přenesení vstupně výstupních signálů z a do pomalých periferií využité sériově (SPI sběrnice) připojené GPIO expandery. Přenášená je v obou směrech posloupnost 48 bitů. O přenos se stará instance spi_leds_and_enc_v1_0_spi_fsm_inst komponenty spi_leds_and_enc_v1_0_spi_fsm. O realizaci sady registrů připojených k CPU sběrnicí AXI se pak stará komponenta spi_leds_and_enc_v1_0_S00_AXI. V odkazované části na konci zdrojového kódu je zřetelně vidět, jak jsou jednotlivé logické signály a jejich skupiny mapované do bitů a bitových polí v jednotlivých registrech AXI periferie.

K vývojovému kitu je připojený grafický displej s lokálním řadičem, který se stará o obnovování obrazu na TFT LCD display s rozměry 480 x 320 bodů.

Řadič přijímá příkazy zapisované na 16-bitovou bránu mapovanou do fyzického paměťového prostoru na adresu 0x43c00008 (PARLCD_REG_BASE_PHYS+PARLCD_REG_CMD_o).

Většina příkazů pak vyžaduje pro provedení vlastní operace zapsání dat. Data je potřeba zapsat na adresu 0x43c0000c (PARLCD_REG_BASE_PHYS+PARLCD_REG_DATA_o).

Příklady práce s LCD naleznete na stráce cvičení 09.

Sada registrů začíná na fyzické adrese PARLCD_REG_BASE_PHYS

Implementace periferie se nachází v adresáři /system/ip/display_16bit_cmd_data_bus_1.0/hdl.

Sada registrů začíná na fyzické adrese SERVOPS2_REG_BASE_PHYS

Implementace periferie se nachází v adresáři /system/ip/servo_led_ps2_1.0/hdl.

Sada registrů začíná na fyzické adrese AUDIOPWM_REG_BASE_PHYS

Implementace periferie se nachází v adresáři /system/ip/audio_single_pwm_1.0/hdl.

Tato periferie byla původně navržená pro předmět Programování systémů reálného času (B3M35PSR, B4B35PSR). Do FPGA návrhu pro předmět Architektura počítačů je zahrnutá volitelně.

Návrh periferie je zahrnutý dvakrát. Jednou pro připojení výkonového stupně a odečtu polohy ke konektoru PMOD1, pro který jsou registry mapované od adresy DCSPDRV_REG_BASE_PHYS_0 a podruhé pro motor připojený přes konektor PMOD2, bázvá adresa DCSPDRV_REG_BASE_PHYS_1.

Implementace periferie se nachází v adresáři /system/ip/dcsimpledrv_1.0/hdl.

Tlačítko je přivedené na pin PS_MIO51_501 SoC Zynq. V jádru Linux je pro MIO nastaven offset 906.

Pro přístup k uživatelskému tlačítku je tedy potřeba přistupovat k GPIO pinu 957 (= 906 + 51).

echo 957 > /sys/class/gpio/export
cat /sys/class/gpio/gpio957/value

LED je přivedená na pin PS_MIO47_501 SoC Zynq. V jádru Linux je pro MIO nastaven offset 906.

Pro přístup k uživatelské LED je tedy potřeba přistupovat k GPIO pinu 953.

echo 953 > /sys/class/gpio/export
echo out > /sys/class/gpio/gpio953/direction
echo 1 > /sys/class/gpio/gpio953/value

• Workshop - Real Embedded Linux, FPGA and Motion Control Systems, workshop Installfest 2021, Prezentace ve formátu PDF.
• GNU/Linux and FPGA in Real-time Control Applications, přednáška Installfest 2017. Prezentace ve formátu PDF.
• Použití desek MZ_APO pro distribuované řízení motorů s využitím průmyslové sběrnice CAN. Video z konference Linux Days 2017. Prezentace ve formátu PDF
• Poznámky k programování SoC Zynq.
• GIT repositář s konfigurací jádra Linux a zavaděče U-boot s úpravami pro kyty MZ_APO
• Martin Jeřábek - diplomová práce Open-source and Open-hardware CAN FD Protocol Support