Warning
This page is located in archive. Go to the latest version of this course pages. Go the latest version of this page.

Table of Contents

FPGA01 - Syntéza čítače z jednoduchých paměťových členů

Termín odevzdání 30.10.2022 23:59 CEST
Možný bodový zisk 2+1b
Vzorový program HW_FPGA01
Template HW_FPGA01_Template

Zadání a kritéria

  • Syntetizujte synchronní 8-mi bitový čítač v hradlovém poli
  • Výstup čítače zobrazte na řadě LED
  • Tlačítkem KEY0 spustíte nebo zastavíte čítání
  • Tlačítkem KEY1 resetujete čítač
  • Čítač bude přičítat hodnotu každých 100 ms

Bonus

  • Přepínači volte předděličku čítače

Podklady

Manuál pro vývojový kit

Blokové schéma

Na následujícím obrázku je jedno z možných řešení jak dojít k výsledku tohoto úkolu

courses/b2m37mam/homeworks/a_hw01.txt · Last modified: 2022/10/02 17:03 by nentvond