FPGA01 - Syntéza čítače z jednoduchých paměťových členů

• Syntetizujte synchronní 8-mi bitový čítač v hradlovém poli
• Výstup čítače zobrazte na řadě LED
• Tlačítkem KEY0 spustíte nebo zastavíte čítání
• Tlačítkem KEY1 resetujete čítač
• Čítač bude přičítat hodnotu každých 100 ms
• V případě programování přes VHDL, vytvořte jednotlivé dílčí logické bloky, které mezi sebou propojíte

• Přepínači volte předděličku čítače

Manuál pro vývojový kit DE10 Lite

Na následujícím obrázku je jedno z možných řešení jak dojít k výsledku tohoto úkolu