====== 12. Přehled vývoje architektury a koncepcí CPU (RISC/CISC) ======

{{courses:A0B36APO:lectures:12:a0b36apo_prednaska12-arch_develop.pdf|}}

{{courses:A0B36APO:lectures:12:a0b36apo_prednaska12-arch_develop.odp|}}

===== Odkazy na další literaturu =====

Kromě kompletního výkladu koncepce zřetězeného zpracování instrukcí (pipelining) a budování RISC architektur
ze základní doporučené literatury (Hennessy, J. L., and D. A. Patterson.) lze nalézt množství dobře napsaných článků a textů,
které mohou posloužit jako úvod nebo naopak předkládají rozsáhlý přehled různých architektur. Například:

  * [[http://www.root.cz/autori/pavel-tisnovsky/|Tišnovský, Pavel]]: [[http://www.root.cz/clanky/konkurence-procesoru-s-mikroprogramovym-radicem-architektura-risc/|Konkurence procesorů s mikroprogramovým řadičem - architektura RISC]], článek na serveru [[http://root.cz|Root.cz]]
  * Bayko., J.: [[http://www.cpushack.com/CPU/cpu.html|Great Microprocessors of the Past and Present]]
  * Waterman, A., Lee, Y., Patterson, D., and Asanovic, K.: [[http://riscv.org/download.html#tab_isaspec|The RISC-V Instruction Set Manual, Volume I: User-Level ISA, Version 2.0]]
  * Počet tranzistorů integrovaných na různých čipech podle [[https://en.wikipedia.org/wiki/Transistor_count|Wikipedie]]