Table of Contents
FPGA01 - Syntéza čítače z jednoduchých paměťových členů
| Možný bodový zisk | 3+1b |
|---|---|
| Vzorový program | HW_FPGA01 |
| Template | HW_FPGA01_Template |
Zadání a kritéria
- Syntetizujte synchronní 8-mi bitový čítač v hradlovém poli
- Výstup čítače zobrazte na řadě LED
- Tlačítkem KEY0 spustíte nebo zastavíte čítání
- Tlačítkem KEY1 resetujete čítač
- Čítač bude přičítat hodnotu každých 100 ms
Bonus
- Přepínači volte předděličku čítače
Podklady
Blokové schéma
Na následujícím obrázku je jedno z možných řešení jak dojít k výsledku tohoto úkolu
